職位描述
Verilog HDL電路圖PCB設(shè)計(jì)
崗位職責(zé)：
1. FPGA邏輯的開(kāi)發(fā)（Verilog）；
2.電路板的設(shè)計(jì)和調(diào)試。
技能要求：
1.熟練使用Altium Deisgner 或 Cadence.
2.熟練使用Verilog語(yǔ)言.
3.使用Quartus 或 Vivado等FPGA開(kāi)發(fā)工具 .
4.加分項(xiàng)：熟練使用 LabWindows CVI，或 Qt 或 Visual Studio 等 IDE .
5.能吃苦，敢于拼搏.
6.到北京、上海等地出差 。
職位福利：五險(xiǎn)一金、績(jī)效獎(jiǎng)金、餐補(bǔ)、節(jié)日福利、項(xiàng)目獎(jiǎng)金、大牛帶隊(duì)
職位亮點(diǎn)：公司氛圍好，福利待遇優(yōu)厚
工作地點(diǎn)
香坊區(qū)哈爾濱工業(yè)大學(xué)科學(xué)園2A棟
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深圳大儀加行科技有限公司
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職位發(fā)布者
陳曉雪/人事經(jīng)理
昨日活躍立即溝通
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