国产一区二区免费,68精品久久久久久欧美,污污网站在线观看,天天射天天日天天

1. 定義AI處理器微架構(gòu)以及撰寫詳細(xì)的設(shè)計(jì)規(guī)范； 2. 對(duì)方案架構(gòu)進(jìn)行建模，編寫功能和性能模型，進(jìn)行性能分析和改進(jìn)； 3. 編寫RTL代碼實(shí)現(xiàn)高性能的數(shù)字電路設(shè)計(jì)，優(yōu)化功耗和面積； 4. 與后端工程師合作完成芯片物理設(shè)計(jì)； 職位要求： 1.熟練掌握Verilog/SystemVerilog，具備扎實(shí)的RTL編碼能力； 2.精通C/C++，具備良好的系統(tǒng)建模和算法實(shí)現(xiàn)能力； 3.理解計(jì)算機(jī)體系結(jié)構(gòu)，對(duì)CPU/GPU/DSP或AI加速器有基本認(rèn)識(shí)； 4.熟悉綜合、時(shí)序分析、低功耗設(shè)計(jì)等流程； 5.熟悉腳本語(yǔ)言（Python、Perl、Tcl）者優(yōu)先。 崗位加分項(xiàng)： 1.擁有8年以上復(fù)雜IP或SoC設(shè)計(jì)經(jīng)驗(yàn)，參與過完整流片流程； 2.在AI、計(jì)算機(jī)視覺、自然語(yǔ)言處理等領(lǐng)域有實(shí)際項(xiàng)目經(jīng)驗(yàn)； 3.熟悉某類主流AI加速器架構(gòu)者優(yōu)先。