工作內(nèi)容:
1、承擔(dān)基于FPGA/CPLD的邏輯項目開發(fā)、仿真和實現(xiàn),輸出時序優(yōu)的邏輯版本;
2、解決研發(fā)和生產(chǎn)邏輯相關(guān)的技術(shù)問題定位,輸出解決方案。
任職要求:
業(yè)務(wù)技能要求:
能獨立承擔(dān)系統(tǒng)邏輯部分設(shè)計、開發(fā)、調(diào)測等開發(fā)任務(wù)。
專業(yè)知識要求:
1、熟練掌握verilog / VHDL硬件描述語言;
2、熟悉FPGA/CPLD開發(fā)流程,掌握常用開發(fā)工具和調(diào)測手段;
3、熟練掌握常用的總線設(shè)計,如串口、PCIE、DDR3等;
4,有一定算法實現(xiàn)能力者優(yōu)先。
5.具有較強的溝通能力和解決問題能力,工作態(tài)度積極主動,有團隊合作精神。
公司福利:
1、周末雙休
2、五險一金+商業(yè)保險
3、年休假
4、工作午餐
5、提供免費多樣化中餐+乒乓球運動場地
6、生日福利
7、每年免費體檢
8、三八、端午、六一、中秋、春節(jié)等節(jié)假日福利
9、福利禮金或津貼:結(jié)婚、生育、住院等
10、團建活動 / 跨省旅游
11、年終獎
12、離職禮物
13、實習(xí)期間可給予住宿補貼/ 另可提供推薦信
14、團隊氛圍巨好
15、完備的入職培訓(xùn)與成體系的在職培訓(xùn),提供外派學(xué)習(xí)機會