職位描述
VHDLVerilog
崗位職責(zé):
1. 負(fù)責(zé)軟件無(wú)線電核心算法在FPGA上的實(shí)現(xiàn)、移植以及高速接口整合調(diào)試等工作；
2. 負(fù)責(zé)邏輯方案設(shè)計(jì)文檔撰寫，參與設(shè)計(jì)評(píng)審與代碼評(píng)審；
3. 參與軟件無(wú)線電系統(tǒng)總體設(shè)計(jì)、總體方案詳設(shè)計(jì)，與軟件無(wú)線電算法工程師協(xié)作，負(fù)責(zé)整機(jī)邏輯調(diào)試工作；
任職要求:
1.本科及以上學(xué)歷，電子、計(jì)算機(jī)、通信、自動(dòng)化類相關(guān)專業(yè)；
2.熟悉VHDL或Verilog硬件描述語(yǔ)言，熟悉FPGA設(shè)計(jì)相關(guān)的開(kāi)發(fā)工具、開(kāi)發(fā)流程，熟悉常見(jiàn)FPGA特性與常用核，具備時(shí)序與資源約束、分析、優(yōu)化；
3. 具備較強(qiáng)的定位、分析與解決邏輯問(wèn)題的能力
工作地點(diǎn)
成都金牛區(qū)國(guó)賓總部基地
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