職位描述
Verilog HDL物聯(lián)網電子/半導體/集成電路工業(yè)自動化
一、崗位職責：
1. 根據(jù)系統(tǒng)設計要求，負責FPGA方案設計、詳細設計、RTL編碼、仿真驗證、板級調試；
2. 與硬件工程師配合，完成約束文件，為硬件設計提供參考；
3. 實現(xiàn)FPGA與ARM、PC上位機等常用處理器的數(shù)據(jù)交互；
4. 編寫項目文檔及相關技術文檔；
5. 完成領導交代的其他工作。
二、任職要求：
1.本科及以上學歷，電子、通信、自動化、計算機等相關專業(yè)；
2. 3年及以上FPGA開發(fā)經驗；
3. 精通FPGA開發(fā)軟件Vivado/ISE/modelsim，verilog 代碼編寫、模塊設計和仿真；
4. 精通FPGA調試、資源優(yōu)化與時序優(yōu)化，熟悉ZYNQ 、AXI總線等；
5. 熟悉FPGA架構、了解常見FPGA接口，如SPI、I2C、以太網、SerDes、LVDS等；
6. 具有高速AD/DA、板間通信、時鐘同步開發(fā)經驗優(yōu)先；
7. 有USB、PCIE高速板卡開發(fā)經驗優(yōu)先；
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工作地點
北京海淀區(qū)數(shù)碼科技廣場北樓1層116室
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